软核（Soft IP Core）在电子设计自动化（EDA）领域，特别是在FPGA设计中，指的是 综合之前的寄存器传输级（RTL）模型。它是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。

软核通常是用硬件描述语言（HDL）文本形式提交给用户的，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。用户可以根据这些描述综合出正确的门电路级设计网表，并可以进行后续的结构设计。借助EDA综合工具，软核可以很容易地与其他外部逻辑电路合成一体，并根据不同的半导体工艺设计成具有不同性能的器件。软IP内核也称为虚拟组件（Virtual Component）。

总结来说，软核是一种在FPGA设计中使用的可重用组件，它以HDL代码形式提供，并需要在综合和布局布线之后才能使用。其优势在于灵活性和可移植性，但设计过程中存在一定的风险。